晶圓代工龍頭台積電1987年推出3微米技術以來,直到今年,準備量產3奈米製程技術,過去半導體製程依循摩爾定律發展,如今先進製程推進,更重視效能、功耗效率、與面積密度的向上提升。台積電透過設計技術協同優化(Design-Technology Co-Optimization,DTCO),加速先進製程創新。

台積電先進技術業務開發處資深處長袁立本在部落格提及,業界依循電晶體尺寸微縮法則,過去帶領台積電將每個世代技術的效能、功耗效率與面積密度,不斷向上提升,這條路,會繼續走下去,也會探索其他新的領域。

另一項重要的DTCO解決方案,是設計與製程技術尋求整合式的優化,來改善效能、功耗效率、電晶體密度,以及成本。DTCO果實絕非唾手可得,製程研發團隊與設計研發團隊,一開始就須攜手合作,針對下一世代技術的定義,進行設計技術協同優化,兩團隊須保持開放心態,探索設計創新與製程能力的可能性。

舉例來說,7奈米就是DTCO優化成功的明證之一。台積電在16奈米率先採用鰭式場效(FinFET),提供優於平面式電晶體驅動強度;邁入7奈米時,通用型鰭式柵格也許不是最佳選擇,因此在進行DTCO探索時,推出特殊型鰭式柵格的概念,創造了優化標準元件鰭片置放的靈活性,並將寄生電容和電阻降到最低。

相較前一世代製程,台積電能使用更少鰭數量,達到所需效能,同時提升密度。相較10奈米,DTCO讓7奈米製程邏輯密度增加超過1.6倍,速度增快約20%,功耗降低約40%,首次在開放平台上,提供半導體產業最先進的邏輯製程。7奈米製程已進入量產的第四年,需求依舊強勁。

袁立本指出,7奈米製程上減少鰭數量,是台積電在最近幾世代製程中,實現DTCO諸多創新範例之一,DTCO涵蓋所有台積電提升技術價值的創新,包括邏輯、SRAM、類比及輸入輸出等。也將持續與客戶進行DTCO的合作,進一步強化技術,並協助客戶獲取產品最大價值,推動產業前進。

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